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FIR编译器加快设计周期 一些通信系统采用数字信号处理去除干扰噪声，为通信信道进行频谱整形，或进行信号检测和分析。有限脉冲响应（FIR）滤波器具有稳定的结构，应用于一些对相位有线性要求的系统中。典型的滤波应用包括信号预处理，频带选择和低通滤波等。 FIR编译器是在可编程逻辑器件（PLD）工业中第一个完整的数字信号处理开发工具，加快高性能FIR滤波器的设计周期。FIR编译器生成经过高度优化的FIR滤波器宏功能（megafunction），为系统级的分析工具（如MATLAB，Simulink）和及为（VHDL，Verilog HDL）等硬件描述语言（HDL）的仿真提供精确的仿真模型。 FIR滤波器简介、 滤波器的设计涉及到识别和特定系统频率响应匹配的系数。这些系数决定了滤波器的结构。你可以通过改变系数的值或增加更多的系数从而改变通过滤波器的信号频率。图1显示一个基本FIR滤波器的结构框图。 一个FIR滤波器的设计周期有两个主要阶段：系统级的技术要求和硬件实现。阶数和每个系数的值是取决于系统的具体要求，如采样频率，滤波器类型，截止频率，stop-band reject，通带波动等。定义了总线精度后（bus precision），设计者为实现这个功能选择一个器件。FIR编译器允许用户键入浮点系数，在所有工具都可以进行浮点到定点数值的的转换。用户可以选择一个为特定设计而优化的体系结构。FIR编译器完全集成了这两个主要阶段。用户可以调整DSP设计中的一些参数即可在速度或面积上优化设计。
高性能FIR滤波器 传统的DSP处理器实现一个FIR滤波器设计，其滤波器的数据吞吐量如下等式所示： 数据吞吐量=处理时钟/N 因此，需要大量抽头的高性能滤波器受到它们处理数据速度的限制。然而使用PLD，滤波器抽头的增加并不会影响其数据的吞吐量。 在PLD上实现一个全并行，流水线的FIR滤波器可以工作在每秒100兆采样率（MSPS）以上。故PLD是高速滤波应用的理想选择。FIR滤波器提供了多种体系，如并行或串行实现；设计者可以在性能和资源使用率上作出权衡。用户可以让设计运行得更快或者有更高的资源利用率。图2展示了不同硬件体系之间的性能差异。 图2
FIR编译器可以生成运行在70至140MHz之间的FIR滤波器。根据不同的选项，这些实现将使用几百至几千个逻辑单元。FIR编译器充分利用APEXÔ MultiCoreÔ 体系，在维持同样高吞吐量的情况下，减少资源的使用率。例如，FIR抽头延迟线被映射到ESB，而滤波器的乘法和加法运算被映射到查找表（LUTs）。
设计条目（entry） FIR滤波器可以从第三方DSP工具如MATLAB，SPW或COSSAP以浮点格式引入系数值。你可以使用FIR编译器MegaWizard插件（见图3）计算这些系数的浮点值。系数生成器支持高通，低通，带通，带阻，升余弦和root raised cosine类型的滤波器，以及矩形窗，汉明窗，汉宁窗和布莱克曼窗等窗口类型。系数生成器根据参数给出这些滤波器的频率响应。 图3 FIR编译器为MATLAB Simulink（见图4）生成一个系统级模型，或为VHDL和Verilog HDL仿真器生成一个HDL模型。 图4 结论 FIR编译器为Altera器件体系进行了高度优化，支持并行或串行算法体系。MegaWizard插件方便设计者设计滤波器，创建MATLAB Simulink、VHDL和Verilog HDL仿真模型。
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