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使用SmartModels检验PLD设计 对复杂系统，印制电路板（PCB）和可编程逻辑器件（PLD）的进行有效检验需要目标系统器件的精确仿真模型。设计者可以自己建立并维护这些模型，但会影响实际设计的主要工作。而另一种办法是采用来自Synopsys的逻辑模型SmartModel。 在Synopsys SmartModel库内的所有PLD模型都包括SmartCircuit特性，它为设计者提供先进的检验和调试手段，能够迅速有效地检验PLD设计。拥有SmartCircuit特性是未配置器件的基本模块，设计网表以EDIF格式装入这个模块。 SmartModel概述 SmartCircuit特性使设计者可以集中于设计和系统的验证，而不是仿真的细枝末节。选择Altera QuartusÔ 或MAX+PLUSÒ II编译器中EDIF Netlist Writer Settings（Interface菜单），生成SmartModel为目标的EDIF输出文件（.edo）。从Vendor下拉列表内选择Synopsys，选择EDIF 3.0.0作为EDIF版本。 SmartModel是功能强大的仿真模型，完全体现了器件的工作和定时状态。每个模型都包含独一无二的错误检测恰到好处地将设计分析载入模型，更易于正确使用这些部件。SmartModel同决大部分的第三方VHDL，Verilog HDL和板级仿真器兼容。
先进的调试 成功地检验设计的一个关键因素是检测功能和同步错误的能力。设计的原理图是一个调试的好开端。集成了PLD SmartModel模型的可视化SmartBrowser（VSB），使用在线预览技术显示PLD的网表。用户可以根据观察的层次展开或折叠显示设计原理图。对于如今大规模复杂的设计，象AlteraÒ FLEX 10KE器件，设计这往往只关心一次网表的一小部分的调试。VSB使得用户只关注他们感兴趣的那部分。图1显示了VSB的连接视图。 图1 起因跟踪Causal Tracing SmartModel模型提供起因跟踪工具，它允许用户跟踪逻辑事件或同步错误的原始起因。如果没有起因跟踪，设计者就不得不分析无数种可能路径来判断逻辑或不同错误。图2显示了起因跟踪的功能。 如果设计者在仿真过程中遇到功能或同步错误，就必须追寻它的原始起因。在一个大型设计中，这种办法由于设计过于复杂根本行不同。而起因跟踪特性使用自动记录机制，不会降低仿真的性能。而且，起因跟踪特性是在用户指定的触发点才开始执行如下工作：
生成和问题事件有关的PLD内部逻辑列表报告，用户能够迅速识别出逻辑或同步错误的起因。虽然起因跟踪工具生成文本报告，但这些报告并不会被加载到VSB中以图形化来检验这些路径。
视窗（Windows） 仿真中的PLD设计的可见性是另一个关键因素。跟踪内部连线或寄存器的内容能够辅助调试整个设计。SmartCircuit PLD模型使用视窗特性可以深入PLD设计的内部（如图3所示）棗在仿真中PLD不再是一个隐藏着的黑匣子。视窗特性允许设计者在模拟波形窗口中追踪任何连线，端口或设计的内部状态。设计者可以在一个层次纵览整个PLD设计，简化和验证过程和随后的仿真。图3显示使用视窗特性调试内部信号的值。
结论 Synopsys SmartModel PLD模型使用户能够在软件系统上仿真整个设计，包括大规模的设计。通过仿真，你可以在对实际器件进行编程之前进行必要的调试。查阅Altera PLD或SmartModel文档，请访问http://www.synopsys.com。
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